Hardware :: VHDL :: PARSER Eine vollständige Grammatik für den Analysieren von VHDL-Code mit Perl
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Perl-Modul Perl Parser Vhdl. VHDL-Parser

Hardware :: VHDL :: PARSER Beschreibung

Eine komplette Grammatik zum Analysieren von VHDL-Code mit perl Hardware :: VHDL :: PARSER ist ein Perl-Modul, das die vollständige Grammatik definiert, die zum Analysieren eines VHDL-Codes erforderlich ist. Durch Überlastung dieser Grammatik können problemlos Perl-Skripts erstellt werden, die über den VHDL-Code ausgeführt werden, und bestimmte Funktionen ausführen Diese einzelne Änderung druckt alle Instanznamen aus, die in der analysierten Datei auftreten. Dies kann nützlich sein, um ein automatisches Build-Skript oder einen grafischen hierarchischen Browser eines VHDL-Designs zu erstellen. Dieses Modul befindet sich derzeit in der BETA-Version. Alle Code können sich ändern. Fehlerberichte sind willkommen.Synopsis Verwenden Sie Hardware :: VHDL :: PARSER; $ PARSER = Neue Hardware :: VHDL :: Parser; $ Parser-> Dateiname (@argv); Anforderungen: · Perl.

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