Bedeckt Frei- und Open-Source-Verilog-Code-Deckungs-Analyse-Tool
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lesen generieren analysieren Verilog-Datei lesen. Verilog-Dateianalyse. CDD generieren

Bedeckt Beschreibung

Freier und offenes Verilog-Code-Deckungs-Analyse-Tool Die abgedeckten Reads in den Verilog-Design-Dateien und einem VCD- oder LXT-Formatierte DumpFile aus einem Diagnoselauf und erzeugt eine Datenbankdatei, die als Deckungsbeschreibungsdatenbank (CDD) mit dem Score-Befehl bezeichnet wird. Der Score-Befehl von Covered kann alternativ verwendet werden, um eine CDD-Datei und ein Veriog-Modul zum Erzeugen von als VPI-Modul in einer Testbench zu erstellen, die in Parallel zur Simulation Abdeckinformationen erhalten können. Die resultierende CDD-Datei kann mit anderen CDD-Dateien aus demselben Design zusammengeführt werden, um die entsprechende Abdeckung mit dem Befehl Merge zu erstellen. Sobald eine CDD-Datei erstellt wurde, kann der Benutzer abgedeckt werden, um verschiedene humanlesbare Deckungsberichte in einem ASCII-Format zu erzeugen oder die GUI mit der GUI mit der GUI verwenden, um die Berichtsergebnisse mit dem Berichtsbefehl interaktiv zu sehen. Darüber hinaus befinden sich im Rahmen von COVERS-Befehlsbefehl, Rennzustandsmöglichkeiten in den Design-Dateien und können entweder als Fehler markiert werden, wobei Ignoredor als Warnungen gekennzeichnet sind. Durch die Angabe von Rennbedingungen als Fehlern kann auch als Rennzustands-Checker verwendet werden. Derzeit unterstützt derzeit Verilog-1995, Verilog-2001 (mit Ausnahme von Konfigurationsblöcken derzeit) und einige Systemverilog-Konstrukte. Zu den generierten Metriken gehören Folgendes: · Linienabdeckung · Toggle-Abdeckung · Speicherabdeckung · Kombinationslogik Abdeckung · FSM-Status und staatliche Übergangsabdeckung · Assertion (funktionale) Abdeckung Was ist neu in dieser Version: · Hinzufügen von Unterstützung für $ Random- und $ Urandom-Systemaufrufe auf die integrierte Abdeckung. · Enthält alle Fixes, die auf die stabile 0.7.5-Freisetzung hergestellt wurden. · Hinzufügen von Support für $ Value $ PLUSARGS-Systemaufrufe an die inländische Abdeckung. · Befestigung von Problemen mit erzeugten, wenn Anweisungen. · Benutzerdokumentation hinzugefügt für ingelieferte Deckungsfluss- und Score-Optionen. · Befestigung von Problem mit generiertem Code, der durch Kommas getrennte Zuweisungsanweisungen unterbrochen wird. · Durchführte Code-Vereinfachung und Leistungsverbesserung mit den Wege-Anweisungen wurden intern behandelt. · Entfernen Sie unnötige Anrufe auf Simulationsfunktionen, wenn eine inlineziierte Codeabdeckung verwendet wird (diese zusätzliche Leistungsstrafe). · Verbesserte Leistung des inlinezierten Codegenerators zum Dimensionieren erzeugte Signale. · Feste Memory Indexing-Probleme mit der Speicherabdeckung. · Unterstützung für statische Funktion und statische ternäre Bediener für die inlineziierte Code-Abdeckung hinzugefügt. · Code hinzugefügt, der statisch verwendet wird, und nicht das Richtige für die inlinesive Code-Deckungsakkumulation. · VCD_DIFF-Skript hinzugefügt, die den DumpFile-Ausgang über nicht in linne und inline gefügte Designdateien überprüft, um zu überprüfen, ob der inline-Codegenerator das Ergebnis nicht ändert. Diese Prüfung ist jetzt ein Teil aller einzelnen Regressionsläufe. · Mehrere Leistungsverbesserungen an den VCD-Dateileser vorgenommen. Der Leser ist jetzt 10-20% schneller. · Unterstützte Unterstützung für Versilator-Regressionen läuft und portiert ein paar Diagnostik in das Versilator-Format. · Überprüfen der Überprüfung, um sicherzustellen, dass eine CDD-Datei ohne einstrichenem Modus-Set eingestellt wird, das eine VCD-Datei liest, die eindeutige Deckungsdaten enthält, emittiert einen Fehler an den Benutzer und beendet anmutig. · -Inline-comb-tiefe-Score-Option hinzugefügt, damit der Benutzer eine flachere Kombinationsabdeckungstiefe angeben kann, die erzeugt wird - Verbesserung der instatischen Simulation und Deckungsleistung. · Für Versilator läuft, Pagmas um Zwischenprodukte mit Zwischenkombinationslogik-Expressionssignalen eingeleitet, um sie auszuschließen, um sie an VCD-Dateien auszugeben. Dies verbessert die Simulations- und Deckungsleistung für Versilator-Läufe (andere Simulatoren, die über einen VPI verfügen, der diese Signale automatisch von der Erzeugung von Änderungsrückrufen entfernen). · Durchführen von Code-Ersatz eines tatsächlichen Codes mit vorberechnetem Zwischenausdruckwerten für weitere Verbesserungen der Simulationsleistung. · Fügte "E" -Option an -inline-Metriken hinzu, mit der die Ereignisabdeckung unabhängig von der anderen Kombinationslogikabdeckung ein- und ausgeschaltet werden kann. Dies ermöglicht weitere Verbesserungen der Simulations- und Deckungsleistung (insbesondere für Versilator-Läufe). · Optimierung hinzugefügt, die dazu führt, dass die Code-Erzeugung für Assertionsdateien übersprungen wird, wenn keine Assertionsabdeckung erforderlich ist. · Vollständige Regressionen läuft jetzt sauber mit allen Code-Änderungen.

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