Verilog :: Netlist

Verilog Netlist
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Verilog :: Netlist Ranking & Zusammenfassung

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  • Rating:
  • Lizenz:
  • Perl Artistic License
  • Preis:
  • FREE
  • Name des Herausgebers:
  • Wilson Snyder
  • Website des Verlags:
  • http://search.cpan.org/~wsnyder/Verilog-Perl-3.035/Parser/Parser.pm

Verilog :: Netlist Stichworte


Verilog :: Netlist Beschreibung

Verilog Netlist Verilog :: NetList ist ein Perl-Modul mit dem Verilog Netlist.Synopsis Verwenden Sie Verilog :: Netlist; # Setup-Optionen, sodauf die Dateien gefunden werden, verwenden Sie Verilog :: getopt; Mein $ opt = Neuer Verilog :: getopt; $ opt-> Parameter ("+ Incdir + Verilog", "-Y", "Verilog",); # Netlist bereiten My $ nl = New Verilog :: Netlist (Optionen => $ opt,); Deeach meine $-Datei ('testnetlist.v') {$ nl-> read_file (Dateiname => $ Datei); } In allen Untermodulen lesen $ nl-> link (); $ nl-> fussel (); $ nl-> exit_if_error (); Deeach My $ MOD ($ nl-> top_modules_sorted) {show_hier ($ mod ",", ",", ","); } SUB SHOW_HIER {MY $ MOD = Schicht; mein $ indent = schicht; mein $ hier = Schicht; mein $ cellname = schicht; if (! $ cellname) {$ HIER = $ mod-> name;} #top-Module Holen Sie sich den Designnamen ansonsten {$ hier. = ". $ cellname";} #Append des CellName Printf ("% -45s% s ", $ Gedankenstrich ", $ sig-> richtung, $ sig-> name);} feach meine $ cell ($ mod-> cells_sorted) {printf ($ indent." Zell-% s ", $ CELL-> NAME); FOREACH MEIN $ PIN ($ cell-> pins_sorted) {printf ($ INDENT.".% s (% s) ", $ PIN-> Name, $ PIN-> NETNAME);} show_hier ($ cell-> submod, $ indent." ", $ hier, $ cell-> Name) Wenn $ cell-> submod;}} Verilog: : Netlist liest und hält Interconnect-Informationen zu einer ganzen Design-Datenbank.See den Abschnitt "Welches Paket" von Verilog :: Sprache, wenn Sie sich nicht sicher sind, welches Parsing-Paket für eine neue Anwendung verwendet wird. Einer Verilog :: NetList ist aus Dateien zusammengesetzt Enthalten den von jeder Datei gelesenen Text NETS (AKA-Signale), die die Logik in der Innenseite des Moduls miteinander verbindet. Diese Typen, Dateien, Module, Ports, Netze, Zellen und Pins haben eine Klasse. Zum Beispiel veri log :: netlist :: cell hat die Liste von verilog :: netlist :: pin (s), die diese Zelle miteinander verbinden. Anforderungen: · Perl.


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