Tanne HDL Writer TRID HDL Writer ist ein EDA-Tool, das zum Erstellen eines klaren Texts synthetisierbarer Verilog-Register-Übertragungsstufe (RTL) -Code verwendet wird
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Tanne HDL Writer Ranking & Zusammenfassung

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Tanne HDL Writer Beschreibung

Das TRI-HDL-Writer ist ein EDA-Tool (Electronic Design Automation), mit dem ein CLEAR-Text synthetisierbarer Verilog-Register-Übertragungsniveau (RTL) -Code (RTL) -Code (RTL) -Ring-Code (RTL) zu erstellen, Tannenfilter und Testbenche erstellt. Entwurfsoptionen umfassen mehrere Kanäle, Koeffizienten-Sets und Ressourcennutzungsspezifikationen (für FPGAs). Die Designs sind vollständig synchron und registriert, um maximale Taktfrequenzen bereitzustellen. Die Taktraten von mehr als 300 MHz wurden an Stratix- und VIVEX-Geräten (mit Quartus- und ISE-Synthese- und Ort- und Routenwerkzeugen) gemessen. Da sich die Überprüfung als zeitaufwändige Aufgabe erwiesen hat, erstellt der Tannenh-HDL-Writer einen Selbstüberprüfungsbeutel für Impuls, Step und Random-Antworten, über mehrere Kanäle und Koeffizientensätze. Da der generierte Code einen klaren Text verilog ist, können Sie das Design auf verschiedene Gerätefamilien, Anbieter oder sogar an einen anwendungsspezifischen integrierten Integrated-Schaltung (ASIC) migrieren. Nehmen Sie die Kontrolle über Ihre Designs mit einem klaren Text RTL-Quellcode zurück! Nehmen Sie die Kontrolle über Ihr Design zurück Einige moderne HDL-HDL-Tools nehmen Ihre Steuerung ab, die Ihre Optionen einschränken und unerwünschte Ressourcen zu verbrauchen. Zum Beispiel haben die meisten Werkzeuge, die Tannenfilter für FPGAs erstellen, ein Bitwachstum aufweisen, wodurch die Ergebnisse von mehr als 64 Bits erzeugt werden, die nur mehr als 64 Bits erzeugt werden, um an der Endausgabe auf 16 Bits abgerundet zu werden. Designer stehen oft gegenüber der Wahl, zusätzliche Bits in der Produktion zu verwenden, oder ihren eigenen Filter zu schreiben. Mit dem FIR-HDL-Writer können Sie das Wachstum von Bitbreiten einschränken, indem Sie die Genauigkeit in den Multiplizierern sowie den endgültigen Ausgang einschränken können. Clear Text RTL Der Fir-HDL-Writer erstellt eine Clear-Text-RTL-Designdatei und einen klaren Text RTL-Testbench. Die meisten Tools verwenden erneut einen verschlüsselten Code oder erstellen Sie in der Nähe von Gate-Level-Code. Der generierte Verilog-RTL-Code ist menschlich lesbarer klarer Text. Zugriff auf CLEAR-Text RTL-Quelle verantwortet Sie für Ihren Code. Da die Testbench- und Design-Dateien einen klaren Text verilog sind, ist die RTL-Simulation extrem schnell. Die Selbstüberprüfung Verilog Testbench bietet einen Impuls, Schritt und einen zufälligen Reiz (an einem oder mehreren Kanälen) und prüft gegen vorberechnete ROM-Ergebnisse. Wenn alle Tests abgeschlossen sind, wird, wenn keine Fehler aufgetreten sind, die Nachricht alle Tests anzeigt.

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